Gate Level Modeling (of Verilog HDL)

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Gate Level Modeling (of Verilog HDL)

2013年12月01日 ⁄ 综合 ⁄ 共 1073字 ⁄ 字号小中大 ⁄ 评论关闭

Gate Level Modeling (of Verilog HDL)

Verilog HDL 的门级建模

Introduction //简介

Gate Primitives //门级原语

Examples //举例

Transmission Gate Primitives // 传输门原语

Examples //举例

Switch Primitives // 开关原语

Examples //举例

Logic Values and signal Strengths //逻辑值和信号强度

Verilog Strength Levels //verilog HDL 的强度级别

	Example : Strength Level //强度级别举例一
	Example 2 : Strength Level //强度级别举例二

Designing Using Primitives // 使用基本原语的设计

AND Gate from NAND Gate //与门与与非门

Code //相关编码

D-Flip flop from NAND Gate //使用与非门的构建的D触发器

Verilog Code //Verilog代码

Multiplexer from primitives //使用基本原语构建的多路选择器

Verilog Code //相关的Verilog代码

Gate and Switch delays // 门级别延迟和开关原语

Rise Delay //上升沿延迟

Fall Delay // 下降沿延迟

Turn-off Delay //关闭时延

Min Value //最小值

Typ Value //typical value, 典型值

Max Value //最大值

Example //举例

	Example - Single Delay //单时延举例
	Example - Two Delays //双时延举例
	Example - All Delays // 全时延举例
	Example - Complex Example //复杂程序举例

N-Input Primitives //多输入原语

Examples //举例

N-Output Primitives //多输出原语

Examples //举例

the above original link: http://www.asic-world.com/verilog/gate.html

【上篇】同步AD账户到MOSS中
【下篇】Silverlight 实时图表生成程序 ChartBuilder 源代码下载

作者: camus

该日志由 camus 于10年前发表在综合分类下，最后更新于 2013年12月01日.
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