DDR2 DDR3的区别
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·功耗进一步减少
DDR2内存的默认电压为1.8V，而DDR3内存的默认电压只有1.5V，因此内存的功耗更小，发热量也相应地会减少。值得一提的是，DDR3内存还新增了温度监控，采用了ASR(Automatic self-refresh)设计，通过监控内存颗粒的温度，尽量减少刷新新频率降低温度与功耗。DDR3 800、DDR3 1066与DDR3 1333相比起DDR2 800规格的模组，平均功耗可分别下降25％、29％以及40％左右。
·逻辑Bank数量增加
为了进一步加快系统速度，DDR3采用了8个内部Banks，而DDR2采用的为4或8个内部Banks，使得大容量高速度的模组能够得到更快的普及。
·点对点的传输模式
在更高的运行频率下，DDR3内存在模组的信号完整性上要求更加严格。在极端频率下，信号的路径不能保证一直平稳，但有不得不调整以配合每一个DRAM。fly-by拓扑结构采用点对点的传输模式，地址线与控制线单一的路径取代DDR2的T型Conventional T分支拓扑结构，从内存控制器直接连接到每个DRAM上。
·ZQ校准功能
此外，在DDR3的内存在还新增一个定义为ZQ的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过芯片上的ODCE校准引擎来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
·重置Reset功能
重置Reset功能也是DDR3中的一个新增重要元素，在内存中同样具备一个独立的引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。而在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL延迟锁相环路与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
还有就是一些比较抽象的区别：
一、DDR2与DDR3内存的特性区别：
1、逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
2、封装（Packages）
由于DDR3新增了一些功能，在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
3、突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。4、寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
二、与DDR2相比DDR3具有的优点（桌上型unbuffered DIMM）：
1.速度更快：prefetch buffer宽度从4bit提升到8bit，核心同频率下数据传输量将会是DDR2的两倍。
2.更省电：DDR3 Module电压从DDR2的1.8V降低到1.5V，同频率下比DDR2更省电，搭配SRT（Self-Refresh Temperature）功能，内部增加温度senser，可依温度动态控制更新率（RASR，Partial Array Self-Refresh功能），达到省电目的。
3.容量更大：更多的Bank数量，依照JEDEC标准，DDR2应可出到单位元元4Gb的容量（亦即单条模块可到8GB），但目前许多DRAM厂商的规划，DDR2生产可能会跳过这个4Gb单位元元容量，也就是说届时单条DDR2的DRAM模块，容量最大可能只会到4GB。而DDR3模块容量将从1GB起跳，目前规划单条模块到16GB也没问题（注意：这里指的是零售组装市场专用的unbuffered DIMM而言，server用的FB与Registered不在此限）。
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DDR3：延迟真的上升？（纠正大家的误区）DDR3DDR2CL(CAS潜伏期) 5/6/7/8/9/10/11 3/4/5/6 AL(附加潜伏期) 0/CL-1/CL-2 0/1/2/3/4 RL(读取潜伏期) AL+CL AL+CL WL(写入潜伏期) AL+CWL CWL=5/6/7/8 RL-1 DDR3的I/O频率相比DDR2有了成倍的增加，为了保证高频率下数据精确的传递，DDR3的总体延迟相比DDR2有所提高。这样的情况在DDR2替代DDR时也发生过，这些延迟的提高降低了内存频率提升带来的收益，现时的DDR3同样无法回避。
DDR2的CL值为3-6，而DDR3则在5-11范围内：DDR3-800（5-6）、DDR3-1066（6-8）、DDR3-1333（7-10）、DDR3-1600（8-11）。在AL（附加潜伏期）上，也有所变化，DDR2时AL的范围是0-4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。同时，DDR3的WL（写入潜伏期）也比DDR2要高。
在很多天前，三星的半导体记忆体产品专家指出，片面地认为CL数值大就是DDR3延迟表现不及DDR2，是完全错误无知的观念。他指出，事实上，JEDEC定下的DDR2-533的CL
4-4-4、DDR2-667的CL 5-5-5及DDR2-800的 CL6-6-6，其记忆体延迟均为15ns。
三星专家称，要计算整个内存模组的延迟值，还需要把内存颗粒运行频率计算在内。如果DDR3-1066、DDR3-1333及DDR3-1600的CL值分别为7-7-7、8-8-8及9-9-9，把内存颗粒运行频率计算在内，其延迟值应为13.125ns（7*1000/533.33）、12.0ns及11.25ns，相比DDR2改善约25%，因此把CAS数值当成内存的延迟值是不正确的。
显然，CL和延迟值这是两个不同的概念，一个单位是时钟周期，如CL=5，表示CL值为5个周期，而三星专家所说的延迟值，是延迟的绝对时间，单位是ns，频率越高，自然一个周期所用的绝对时间也越短。当我们还在为DDR3
CL上升耿耿于怀时，绝对延迟值其实已经在降低了。DDR3简介
DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。同 时，DDR3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。此外，DDR3的 工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至
更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场 的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。虽然如此，DDR3现今是并行SDRAM家族中速度最 快的成熟标准，JEDEC标准规定的DDR3最高速度可达1600MT/s（注，1MT/s即为每秒钟一百万次传输）。不仅如此，内存厂商还可以生产速度
高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。
内存的工作速度
内存技术从SDR，DDR，DDR2，DDR3一路发展而来，传输速度以指数递增，除了晶圆制造工艺的提升因素之外，还因为采用了Double Data Rate以及Prefetch两项技术。实际上，无论是SDR还是DDR或DDR2、3，内存芯片内部的核心时钟基本上是保持一致的，都是100MHz到 200MHz（某些厂商生产的超频内存除外）。DDR即Double Data Rate技术使数据传输速度较SDR提升了一倍。如下图所示，SDR仅在时钟的上升沿传输数据，而DDR在时钟信号上、下沿同时传输数据。例如同为
133MHz时钟，DDR却可以达到266Mb/s的数传速度。
Double Data Rate技术使数据外传速度提升了一倍，而芯片内部数据数据传输速度的提升则是通过Prefetch技术实现的。所谓Prefetch简单的说就是在一个 内核时钟周期同时寻址多个存储单元并将这些数据以并行的方式统一传输到IO Buffer中，之后以更高的外传速度将IO Buffer中的数据传输出去。这个更高的速度在DDR I上就是通过Double Data Rate实现的，也正因为如此，DDR I外部Clock管脚的频率与芯片内部的核心频率是保持一致的。如下图所示为DDR I
的Prefetch过程中，在16位的内存芯片中一次将2个16bit数据从内核传输到外部MUX单元，之后分别在Clock信号的上、下沿分两次将这2 x 16bit数据传输给北桥或其他内存控制器，整个过程经历的时间恰好为一个内核时钟周期。
发展到DDR2，芯片内核每次Prefetch 4倍的数据至IO Buffer中，为了进一步提高外传速度，芯片的内核时钟与外部接口时钟（即我们平时接触到的Clock管脚时钟）不再是同一时钟，外部Clock时钟频 率变为内核时钟的2倍。同理，DDR3每次Prefetch 8倍的数据，其芯片Clock频率为内核频率的4倍，即JEDEC标准（JESD79-3） 规定的400MHz至800MHz，再加上在Clock信号上、下跳变沿同时传输数据，DDR3的数据传输速率便达到了800MT/s到1600MT
/s。具体到内存条速度，我们以PC3-12800为例，其采用的DDR3-1600芯片核心频率为200MHz，经过Prefetch后Clock信号 频率到达800MHz，再经过Double Data Rate后芯片数据传输速率为1600 MT/s，内存条每次传输64比特或者说8字节数据，1600x8便得到12800MB/s的峰值比特率。下表列出了JEDEC标准（JESD79-3）规定的DDR3芯片及内存条相关参数。需要说明的是，如前所述，并不是所有的内存产品都完全遵从JEDEC 标准，有些厂商会生产速度更高速的DDR3芯片，一般情况下这些芯片是从芯片检测流程中筛选出来的频率动态范围更大的芯片，或者是可加压超频工作的芯片。
DDR3与DDR2的差异
数据传输速率的差异是DDR3与DDR2最显著的区别，这部分上文已有描述，我们来看看其他方面的不同。在供电方面，DDR3的工作电压降低至1.5V，实际上JEDEC标准规定1.575V为DDR3的最大安全工作电压。另外，标准也规定内存条所能经受的安全供电电压必须大于1.975V，当然，在这个电压下内存条可能已经不能正常工作但还不至于损坏。
在芯片级DDR3引入了异步Reset信号，该信号主要提供两方面的功能，其一是可以简化内存芯片上电后的初始化过程，其二是当内存系统进入一旦进入未知或不可控状态后可以直接Reset而无需掉电重启。
在接口方面，以普通的Un-Buffer内存条为例，DDR3与DDR2均为240个pin脚，尺寸一致但防呆槽的位置不同，由于工作电压不同二者在电气特性上也是互不兼容的。
在系统设计方面DDR3与DDR2最大的区别在于DDR3将时钟、地址及控制信号线的终端电阻从 计算机主板移至内存条上，这样一来在主板上将不需要任何端接电阻。为了尽可能减小信号反射，在内存条上包括时钟线在内的所有控制线均采用Fly-by拓扑 结构。同时，也是因为Fly-by的走线结构致使控制信号线到达每颗内存颗粒的长度不同从而导致信号到达时间不一致。这种情况将会影响内存的读写过程，例 如在读操作时，由于从内存控制器发出的读命令传送到每颗内存芯片的时间点不同，将导致每颗内存芯片在不同的时间向控制器发送数据。为了消除这种影响，需要
在对内存进行读写等操作时对时间做补偿，这部分工作将由内存控制器完成。DDR3总线的系统框架如下图所示，其中红线代表DQ、DM以及差分DQS信号 线，黑线代表时钟、地址及控制信号线，T代表相应的端接电阻。
DDR3测试
JEDEC标准规定的DDR3测试主要分为三个方面，分别为：时钟测试、时序测试及电气性能测试。其中时钟测试主要测试时钟信号的周期、上下沿脉宽、周期 抖动以及连续n周期累积误差等指标；时序测试主要测试数据读写时的建立保持时间相关参数；电气性能测试主要测试信号完整性相关指标，主要包括各信号的斜率 以及直/交流逻辑高/低电平等指标。完整的DDR3测试项目不但种类繁多并且涉及到信号读写分离等复杂的判断过程，手工测量不但费时费力且难以保证测量的 准确性。针对于此，力科专门推出了最新的QPHY-DDR3自动化测试软件包，它将以图形化的界面帮助用户完成从被测信号的搭接、信号采集与读写分离、自
动测试与分析到最终的测试报告生成这一系列完整的测试工作。
