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吹尽黄沙始见金，历述CPU架构与工艺 |
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【编者按】这篇文章的作者叫濮元恺，是兰州一个正在上高二的学生。他利用寒假的时间写出了这篇稿件，确实让人惊讶和钦佩。姑且不论他的观点是否正确，单是组织这么多内容对于一个高中生来说，就属相当不易。我们企盼着小濮在未来的日子中，继续关注IT业，关注计算机产品，关注走进中关村网站。 四十多年前，Intel的创始人戈登摩尔（Gordon Moore）通过长期的对比，研究后发现：CPU中的部件（我们现在所说的晶体管）在不断增加，其价格也在不断下降。“随着单位成本的降低以及单个集成电路集成的晶体管数量的增加；到1975年，从经济学来分析，单个集成电路应该集成65000个晶体管。”Intel此后几年的发展都被摩尔提前算在了纸上，使人们大为惊奇，“摩尔定律”也名声大振。为了让人们更直观地了解摩尔定律，摩尔及其同事总结出一句极为精练的公式 “集成电路所包含的晶体管每18个月就会翻一番”。 从摩尔定律之诞生后，芯片产业有了前进的方向：为了不断提升性能，工程师要做的是不断向芯片中添加足够多的晶体管。但这个方向很快就受到了挑战，Intel在70年代末就发现摩尔定律的预测偏离了实际，并做出了少许修改。其实摩尔定律起初只是简单观察的结果，不过却由Intel不断扩充和执行下以及成为他们最喜欢的方式，同时也是这家技术水平高、生产潜力大的企业的最有利可图的模式。 在2003年ISSCC大会上，摩尔本人就指出了摩尔定律中的另一个错误，即晶圆尺寸的发展并没有按照摩尔定律预测在2003年发展到53英寸，现在只发展到12英寸（300mm）。2003年摩尔本人提出对摩尔定律质疑的主要原因，就是半导体生产工艺在0.18mm后漏电率快速上升，到0.13mm后更为严重。漏电率快速上升现象的出现，使得90nm、65nm及以后的半导体生产工艺、尤其是需要高速运行的CPU生产工艺面临严峻挑战。 摩尔定律在拉动着芯片产业飞奔的同时，在现实中的表现也常常让人们担心。国际半导体技术蓝图机构(ITRS)为IC组件的发展起草了一份雄心勃勃的发展规划，同时也提出警告，晶体管数目的增长速度显著快于设计能力的提高速度。不过，ITRS认为在设计技术之外，设计成本才是对半导体技术可持续发展的最大威胁，并导致设计和生产力之间产生鸿沟。在CPU生产厂商方面，按照摩尔定律这个速度发展，到本世纪末，处理器生产线投资至少是数千亿乃至上万亿美元。谁投资得起？投资能回收吗？IT产业能在这个方向上健康发展下去吗？ 但另外一个现象引起又我们注意：摩尔认为，尽管摩尔定律并不总是正确的，却似乎总可以延续下去。按照专业人士的分析，CPU的发展在触及摩尔定律的极限之前，将朝着更高性能、更低功耗、更低成本的方向发展，在可预见的未来，CPU的处理能力将继续保持高速增长，小型化、集成化永远是发展趋势。 总之在过去的四十多年，半导体工业的发展突破了一个又一个看似不可能跨越的瓶颈，神奇地遵循着摩尔定律，如今的半导体科技已经达到了几乎不可能为之的地步。而这一切都得益于生产技术的不断进步，可以预见伴随着处理器的发展，生产技术这种发展趋势仍将持续下去。 从实际情况来看，Intel最新发布的桌面级CPU——Pentium Extreme Edition 955，使用更先进的65 nm制程，集成了3亿7600万个晶体管。已走入不惑之年的摩尔定律面临不少问题，比如计算机整体架构落伍、漏电率和功耗、经济鸿沟，但其还继续着辉煌，这是为什么呢。下文将从生产工艺和芯片设计的角度阐述当今CPU的发展趋势，希望能解答大家对当今CPU发展的少许不解，以便让大家火眼金睛看清这场精彩纷呈的CPU斗争。
1、CPU的生产过程 要了解CPU的生产工艺，我们需要先知道CPU是怎么被制造出来的。让我们分几个步骤学习CPU的生产过程。 （1） 硅提纯 生产CPU等芯片的材料是半导体，现阶段主要的材料是硅Si，这是一种非金属元素，从化学的角度来看，由于它处于元素周期表中金属元素区与非金属元素区的交界处，所以具有半导体的性质，适合于制造各种微小的晶体管，是目前最适宜于制造现代大规模集成电路的材料之一。 并放进一个巨大的石英熔炉。这时向熔炉里放入一颗晶种，以便硅晶体围着这颗晶种生长，直到形成一个几近完美的单晶硅。以往的硅锭的直径大都是200毫米，而CPU厂商正在增加300毫米晶圆的生产。
（2）切割晶圆
硅锭造出来了，并被整型成一个完美的圆柱体，接下来将被切割成片状，称为晶圆。晶圆才被真正用于CPU的制造。所谓的“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格的硅晶片，并将其划分成多个细小的区域，每个区域都将成为一个CPU的内核(Die)。一般来说，晶圆切得越薄，相同量的硅材料能够制造的CPU成品就越多。 （3）影印（Photolithography） 在经过热处理得到的硅氧化物层上面涂敷一种光阻(Photoresist)物质，紫外线通过印制着CPU复杂电路结构图样的模板照射硅基片，被紫外线照射的地方光阻物质溶解。而为了避免让不需要被曝光的区域也受到光的干扰，必须制作遮罩来遮蔽这些区域。这是个相当复杂的过程，每一个遮罩的复杂程度得用10GB数据来描述。 （4）蚀刻(Etching) 这是CPU生产过程中重要操作，也是CPU工业中的重头技术。蚀刻技术把对光的应用推向了极限。蚀刻使用的是波长很短的紫外光并配合很大的镜头。短波长的光将透过这些石英遮罩的孔照在光敏抗蚀膜上，使之曝光。接下来停止光照并移除遮罩，使用特定的化学溶液清洗掉被曝光的光敏抗蚀膜，以及在下面紧贴着抗蚀膜的一层硅。 然后，曝光的硅将被原子轰击，使得暴露的硅基片局部掺杂，从而改变这些区域的导电状态，以制造出N井或P井，结合上面制造的基片，CPU的门电路就完成了。 （5）重复、分层 为加工新的一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，重复影印、蚀刻过程，得到含多晶硅和硅氧化物的沟槽结构。重复多遍，形成一个3D的结构，这才是最终的CPU的核心。每几层中间都要填上金属作为导体。Intel的Pentium 4处理器有7层，而AMD的Athlon 64则达到了9层。层数决定于设计时CPU的布局，以及通过的电流大小。 （6）封装 这时的CPU是一块块晶圆，它还不能直接被用户使用，必须将它封入一个陶瓷的或塑料的封壳中，这样它就可以很容易地装在一块电路板上了。封装结构各有不同，但越高级的CPU封装也越复杂，新的封装往往能带来芯片电气性能和稳定性的提升，并能间接地为主频的提升提供坚实可靠的基础。 （7）多次测试 测试是一个CPU制造的重要环节，也是一块CPU出厂前必要的考验。这一步将测试晶圆的电气性能，以检查是否出了什么差错，以及这些差错出现在哪个步骤（如果可能的话）。接下来，晶圆上的每个CPU核心都将被分开测试。
由于SRAM（静态随机存储器，CPU中缓存的基本组成）结构复杂、密度高，所以缓存是CPU中容易出问题的部分，对缓存的测试也是CPU测试中的重要部分。 每块CPU将被进行完全测试，以检验其全部功能。某些CPU能够在较高的频率下运行，所以被标上了较高的频率；而有些CPU因为种种原因运行频率较低，所以被标上了较低的频率。最后，个别CPU可能存在某些功能上的缺陷，如果问题出在缓存上，制造商仍然可以屏蔽掉它的部分缓存，这意味着这块CPU依然能够出售，只是它可能是Celeron等低端产品。 当CPU被放进包装盒之前，一般还要进行最后一次测试，以确保之前的工作准确无误。根据前面确定的最高运行频率和缓存的不同，它们被放进不同的包装，销往世界各地。 2、不断进步的生产工艺 随着生产工艺的进步，CPU应该是越做越小？可为什么现在CPU好像尺寸并没有减少多少，那么是什么原因呢？实际上CPU厂商很希望把CPU的集成度进一步提高，同样也需要把CPU做得更小，但是因为现在的生产工艺还达不到这个要求。 （1）晶圆尺寸 硅晶圆尺寸是在半导体生产过程中硅晶圆使用的直径值。硅晶圆尺寸越大越好，因为这样每块晶圆能生产更多的芯片。比如，同样使用0.13微米的制程在200mm的晶圆上可以生产大约179个处理器核心，而使用300mm的晶圆可以制造大约427个处理器核心，300mm直径的晶圆的面积是200mm直径晶圆的2.25倍，出产的处理器个数却是后者的2.385倍，并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少，因此这种成倍的生产率提高显然是所有芯片生产商所喜欢的。
然而，硅晶圆具有的一个特性却限制了生产商随意增加硅晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数呈上升趋势，这样我们就无法随心所欲地增大晶圆尺寸。 总的来说，一套特定的硅晶圆生产设备所能生产的硅晶圆尺寸是固定的，如果对原设备进行改造来生产新尺寸的硅晶圆的话，花费的资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。不过半导体生产商们也总是尽最大努力控制晶圆上坏点的数量，生产更大尺寸的晶圆，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，生产Pentium 4时使用200mm的硅晶圆，而Intel新一代Pentium 4 Prescott则使用300mm尺寸硅晶圆生产。300mm晶圆被主要使用在90纳米以及65纳米的芯片制造上。 （2）蚀刻尺寸 蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻的一个最小尺寸，是CPU核心制造的关键技术参数。在制造工艺相同时，晶体管越多处理器内核尺寸就越大，一块硅晶圆所能生产的芯片的数量就越少，每颗CPU的成本就要随之提高。反之，如果更先进的制造工艺，意味着所能蚀刻的尺寸越小，一块晶圆所能生产的芯片就越多，成本也就随之降低。比如8086的蚀刻尺寸为3μm，Pentium的蚀刻尺寸是0.80μm，而Pentium 4的蚀刻尺寸当前是0.09μm（90纳米）。目前Intel的300mm尺寸硅晶圆厂可以做到0.065μm（65纳米）的蚀刻尺寸。 此外，每一款CPU在研发完毕时其内核架构就已经固定了，后期并不能对核心逻辑再作过大的修改。因此，随着频率的提升，它所产生的热量也随之提高，而更先进的蚀刻技术另一个重要优点就是可以减小晶体管间电阻，让CPU所需的电压降低，从而使驱动它们所需要的功率也大幅度减小。所以我们看到每一款新CPU核心，其电压较前一代产品都有相应降低，又由于很多因素的抵消，这种下降趋势并不明显。 我们前面提到了蚀刻这个过程是由光完成的，所以用于蚀刻的光的波长就是该技术提升的关键。目前在CPU制造中主要是采用2489埃和1930埃（1埃=0.1纳米）波长的氪/氟紫外线，1930埃的波长用在芯片的关键点上，主要应用于0.18微米和0.13微米制程中，而目前Intel是最新的90纳米制程则采用了波长更短的1930埃的氩/氟紫外线。 90纳米的晶体管大小(左)与流行感冒病毒的大小(右)比较：
以上两点就是CPU制造工艺中的两个因素决定，也是基础的生产工艺。这里有些问题要说明一下。Intel是全球制造技术最先进且拥有工厂最多的公司（Intel有10家以上的工厂做CPU），它掌握的技术也相当多，后面有详细叙述。AMD和Intel相比则是一家小公司，加上新工厂Fab36，它有3家左右的CPU制造工厂。同时AMD没有能力自己研发很多新技术，它主要是通过战略合作关系获取技术。 在0.25微米制程上，AMD和Intel在技术上处于同一水平，不过在向0.18微米转移时落在了后面。在感觉无法独自赶上Intel之后，AMD和摩托罗拉建立了战略合作伙伴关系。摩托罗拉拥有很多先进的电子制造技术，用于Apple电脑PowerPC的芯片HiPerMOS7(HiP7)就是他们完成的；AMD在获得授权后一下子就拥有了很多新技术，其中部分技术甚至比Intel的0.13微米技术还要好。现在AMD选择了IBM来共同开发65纳米和45纳米制造技术。它选择的这些都是相当有前景的合作伙伴，特别是IBM，一直作为业界的技术领袖，它是第一个使用铜互连、第一个使用低K值介电物质、第一个使用SOI等技术的公司。AMD获得的大多数技术很先进，而且对生产设备的要求不高，生产成本控制的很低，这也是AMD的优势。
图为AMD的新工厂Fab36中采用的APM 3.0 (Automated Precision Manufacturing)技术，可进一步实现制造的自动化，效率化。同时AMD还建造了自己的无尘实验室。 （3）金属互连层 在前面的第5节“重复、分层”中，我们知道了不同CPU的内部互连层数是不同的。这和厂商的设计是有关的，但它也可以间接说明CPU制造工艺的水平。这种设计没有什么好说的了，Intel在这方面已经落后了，当他们在0.13微米制程上使用6层技术时，其他厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Low k绝缘层的铜连接时，AMD已经用上9层技术了。更多的互连层可以在生产上亿个晶体管的CPU(比如Prescott)时提供更高的灵活性。 7层金属铜互连技术显微图片：
我们知道当晶体管的尺寸不断减小而处理器上集成的晶体管又越来越多的时候，连接这些晶体管的金属线路就更加重要了。特别是金属线路的容量直接影响信息传送的速度。在90纳米制程上，Intel推出了新的绝缘含碳的二氧化硅来取代氟化硅酸盐玻璃，并同时表示这可以增加18%的内部互连效率。 3、CPU制造工艺前进方向 在现有常规工艺的支撑下，CPU很难再向前发展，并且遇到越来越多的障碍，接下来讨论CPU的继续发展方向。 目前存在着两种泄漏电流：首先是门泄漏，这是电子的一种自发运动，由负极的硅底板通过管道流向正极的门；其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”的状态下，也会进行一些工作)。这两者都需要提高门电压以及驱动电流来进行补偿。这种情况自然的能量消耗以及发热量都有负面的影响。 现在让我们回顾一下场效应晶体管中的一个部分——在门和通道之间的绝缘二氧化硅(silicon dioxide)薄层。这个薄层的作用就相当于一个电子屏障，用途也就是防止门泄漏。很显然，这个层越是厚，其阻止泄漏的效果就越好。不过还要考虑它在通道中的影响，如果我们想要缩短通道(也就是减小晶体管体积)，就必须减少这个层。在过去的10年中，这个薄层的厚度已经逐渐达到整个通道长度的1/45。目前，处理器厂商们正在做的是使这个层越来越薄，而不顾随之增加的门泄漏。不过这个方式也有它的限度，Intel的技术员说这个薄层的最小厚度是2.3纳米，如果低于这个厚度，门泄漏将急剧增大。这也是摩尔本人提到的“漏电率快速上升”而制约摩尔定律继续前进。 到目前为止，处理器厂商还没有对亚阈泄漏做什么工作，不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能的两个主要参数，而亚阈泄漏对两者有不小的影响。为了保证晶体管的性能，厂商们不得不提高驱动电流来得到想要的结果。这点在主板的供电系统和电源规范中有明显体现，我们也可以理解为什么越来越多的供电和散热规范是Intel等CPU厂商提出的。 （1）SOI技术 在所有的解决方案中，SOI(Silicon on Insulator，绝缘层上覆硅)看上去最有前景。关键很其实现很简单：晶体管通过一个更厚的绝缘层从硅晶元中分离出来。 这样做具有很多优点：首先，这样在晶体管通道中就不会再有不受控制的电子运动，也就不会对晶体管电子特性有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离的时间间隔也减小了，也就是说，晶体管“开”和“关”状态的切换性能提高了，这可是晶体管性能的第二大关键性能参数；同时在速度不变的情况下，我们可以也可以降低阈值电压，或是同时提高性能和降低电压。 举个例子来说，如果阈值电压保持不变，性能可以提高30%，那么如果我们将频率保持不变而将注意力集中在节能性上，那么我们也可以节省大约50%的能耗。此外，在晶体管本身可以处理各种错误时(比如空间例子进入通道进行电离)，通道的特性也变得容易预计了。而SOI不足在于必须减小晶体管漏极/源区域的深度，而这将导致晶体管阻抗的升高。同时，SOI技术也意味着晶体管的成本提高了10%。 （2）Low K互连层技术 关于功耗和漏电问题，还有一个大家耳熟能详的技术就是Low K互连层。 在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。随着互联中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。 材料/比较项目 Low k SiO2 CVD* SiO2 High k 相对介电常数 2.50 3.80 4.50 25.00 * SiO2 CVD 代表等离子CVD方法制造的SiO2材料 在技术应用中，Low K材料最先出现在ATi的9600XT中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层的CPU，同时使用了Carbon-Doped Oxide（CDO）(最新的低介电常数CDO绝缘体)绝缘体材料，减少了线到线之间的电容，允许提高芯片中的信号速度和减少功耗。 Low K目前最大缺点是实际应用效果不明显，需要新的材料的介入，比如从有机材料领域寻求发展。Low K材料的开发速度可以说是空前迅猛的，前景光明，不过还是需要注意一些老问题，比如工艺不成熟、铜互连技术缺陷还有良品率问题等。此外目前的Low K材料可靠性还不高，不很耐高温并且比较脆弱，nVidia就已经指出Low K材料的易碎性。 （3）应变硅技术
晶体管的结构也将有所改变。不过不是在数量上，通道的长度将从60nm下降到50nm，而其他东西则保持不变。实际上其他的东西都是由通道长度决定的，不论是晶体管的速度还是大小。为了保证有利因素发挥同时减小负面因素，Intel会在应变硅(Strained silicon)以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄，仅有1.2纳米厚，完全符合上面提到的厚度为通道长度的1/45，却超过了Intel自己宣称的2.3纳米的极限值。 应变硅的使用目的和二氧化硅层相反，它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。通道一般是用硅制成的，不过在使用应变硅之后，就需要将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就可以提高10-20%的电流速度，而成本只增加了2%。 （4）Terahertz晶体管与High K & DST 在未来Intel会怎样继续发展下去呢？首先，他们一定会榨干硅晶体管的最后一分“油水”，将其称作Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品，很显然这种晶体管将带来巨大的功耗、发热量和电流泄漏，如果没有什么技术改进就毫无实用价值。 做出Terahertz晶体管首先需要使用不同的原料，因为他们决定了晶体管的基本特性。二氧化硅作为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)的材料，Intel宣布已经完成了对High-K金属门电路晶体管技术的研发。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。这项技术也通常被简写为“High K”技术，我们有必要做简单了解。High K的全称应该是High K金属门电路晶体管技术，它是由Intel负责研发的下一代CMOS晶体管的门电路部分。它采用高介电常数的材料，以达到更高的单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将更快，同时功耗比传统的CMOS晶体管降低很多，Intel说的100倍不会是夸张，在现有工艺水平前提下功率可能只会有20-80倍的降低，但是在45nm技术运用后，100倍以上决对有可能！这意味着采用High-K材料晶体管的处理器，在发热量方面将有很大优势。 第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)的技术，实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度，如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。 因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过，并不会电离在绝缘层下通道的任何部分。另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。 不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。 上面技术的两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应Intel的Terahertz晶体管而开发的，Intel宣称其可以做出32纳米的晶体管(15nm的通道长度)，0.75V电压和1THz运行频率。 （5）来自AMD的努力 AMD也在HiP8中使用SOI技术，而不像Intel那样只准备用在1000Ghz的晶体管上。从理论上来讲，这样做同时也会伴随着晶体管外部阻抗上升到一个目前无法接受的程度。不过AMD已经做好的准备，我们很快就讲见到更快频率的晶体管。从以往的经验我们可以知道，新的晶体管将使得性能增加20%，同时还将降低泄漏电流和门极宽度。 AMD也在计划着未来，他们计划用高K值的金属硅酸盐(metal-silicate)绝缘材料取代目前的二氧化硅，这样将使得泄漏电流下降100倍，而不像Intel说的可以达到10000倍。 同时，AMD还计划使用SiGe(锗化硅)来取代纯粹的硅作为驱动电流的通道，和Intel在90纳米制程上采用的应变硅有些类似。不过下面这个物理现象将不能忽视：硅晶格会根据下面的元素的晶格调整自己(在这里就是锗了)，并将延展一些。根据IBM的说法，这样潜在的阻抗将会比普通的硅下降70%，而晶体管性能将提高35%。 4、晶体管的革命，Intel VS AMD 传统的晶体管架构已经在微电子学使用了将近40年：经典的晶体管包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。就这样，晶体管架构呈现出一种二维的状态。 普通晶体管结构和普通晶体管显微结构：
（1）Intel的三门晶体管
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