相对于异步的FIFO设计，同步FIFO显得异常简单，然而其基本思想却是异步FIFO设计的基础。
同步FIFO设计（整个设计一个时钟）：
比较小的FIFO，可以使用寄存器组实现。一般FIFO深度为2^n，所以需要设置n个bit的地址位，另外设置一个bit的空满标志，n+1个bits组成一个指针。wptr[n:0]：写指针，rptr[n:0]：读指针。其更新方式为，当写入一个数据时，wptr累加，当读出一个数据时，rptr累加；循环计数实现循环FIFO。
当wptr==rptr时，空；当(wptr[n]!=rptr[n])&&(wptr[n-1:0]==rptr[n-1:0]),满。空时禁止读取，满时禁止写入。另外，除了额外增加一个bit位作为空满标志外，还可以通过浪费一个空间作来实现空满的控制。即：当wptr==rptr时，空；（wptr+1）%n == rptr，C语言中的循环FIFO经常采用的判空满的方法。
异步FIFO设计（写入方和读出方使用两个不同的时钟）：
在异步时钟下，需要跨时钟域处理，寄存器容易产生亚稳态。
降低亚稳态方法：
1、采用gray编码，每次仅有一个bit变化，产生亚稳态概率极低。
2、使用两级寄存器（一般的同步都要打两拍，也是这个原因）
使用gray码编码之后，其空满标志的产生比累加计数器要复杂一些：
gray码 当wptr==rptr时，空；当(wptr[n]!=rptr[n])&&((wptr[n-1]!=rptr[n-1])&&(wptr[n-2:0]==rptr[n-2:0]),满。反射造成的与计数器的区别。
下图摘自Clifford E. Cummings的一篇paper：
图中使用双端口的ram（或者寄存器组）作为FIFO。输入两个地址，两个数据（一个写数据，一个读数据），写使能信号，一个时钟和一个复位信号。
图中将读指针同步到写时钟下，作为写控制逻辑的判断条件（判满）。
图中将写指针同步到读时钟下，作为读控制逻辑的判断条件（判空）。
图中在写时钟的控制下，产生写指针信号，写地址信号，写数据信号。
图中在读时钟的控制下，产生读指针信号，读地址信号，读数据信号。
附：gray码的产生方式：
