转自：http://blog.csdn.net/myzcp123/article/details/5814763
PLL - PHASE-LOCKED LOOP 中文称锁相环, 简单来说就是用一个压控振荡器 (VCO - VOLTAGE CONTROLLED OSCILLATOR) 产生一个振荡频率, 经过 N 倍分频 (N - 包括 1 的正整数) 后在鉴相器上与被锁的已知频率比较, 比较结果波形通过低通滤波产生一个电压, 然后用这个电压控制 VCO 去改变振荡频率, 直到分频的振荡频率与已知频率相等并锁相. VCO-分频器-鉴相器-低通滤波器-VCO 形成环路 LOOP. 当分频数 N>1 时, 振荡频率为已知频率的
N 倍, 成为 N 倍频电路.
| 就如楼上所述。就是取一个基波的N次偕波，为了保证得到的波形就是基波的偕波，就必须相位锁 定，保证过零同步。所以PLL本身就是一个基准震荡器两个分频回路，一个比较放大反馈回路的一个系统。原理就是把你所需要的频率经过分频后和基准频率相比 较，如果有相位差异就经过放大后反馈给VCO，使其稳定的保持在一个工作点。 |
PLL的基本作用是把频率锁定在一个固定的期望值，它由压控振荡器VCO、鉴相器PD、分频器、电荷泵和低通滤波器组成。
PLL工作的基本原理是压控振荡器的输出经过采集分频后和基准信号同时输入鉴相器，鉴相器通过比较这两个信号的频率差，输出一个直流脉冲电压去控制VCO 使它的频率改变。这样经过一个很短的时间，VCO的输出就会稳定下来。还将使用的频率的准确度和稳定度锁定到参考频率上,根据需要而变化。 所谓的锁相，顾名思义就是将相位锁住，由相位检测器、回路滤波器及压控振荡器组成。
那就是说，比如我基频是10MHz，需要100MHz的频率，那就得用VCO产生一个100MHz的频率后10分频，用鉴相器与基频比较，输出一个比较的波形后经过低通滤波，用输出电压控制VCO的输出。
请高人指点：是这个样子的吗？
对的,基本是这样.基准频率一般用稳定性高的晶振产生.VCO一般通过控制电压来控制变容二极管来调节频率.
小弟还有一点不明白：
既然如此，那直接可以用晶振产生一个高频时钟信号了，PLL的作用是什么？是通过反馈来确保频率的稳定吗？
为了产生与参考频