1 禁止MMU，关闭中断，禁止cache；
2 根据硬件设计配制好处理器时钟、DRAM时钟、定时器时钟;
3 根据系统中所用的flash和DRAM芯片容量和电气参数设置它们的起始地址、容量、刷新频率等；
4 将固化在flash芯片中的程序搬移到DRAM内存中；
5 使能cache，使能MMU，跳转到DRAM内存中运行继续初始化，包括根据具体应用以及系统中的硬件配置初始化各个功能模块、安装好异 常中断处理程序、使能中断等；
6 进行操作系统相关初始化;
禁止MMU，关闭中断，禁止cache
通过写系统控制协处理器的寄存器1 的第0 位可以允许和禁止MMU。在复位后这位
是0，MMU 被禁止。
关闭中断与打开中断
中断是一种高效的对话机制，但有时并不想程序运行的过程中中断运行，比如正在打印东西
，但程序突然中断了，又让另外一个程序输出打印内容，这样在打印机上就会乱得不得了，
同时有两份以上的文件交错地打印在一张纸上。像不可剥夺的资源，就一定要关闭中断，让
它占有这个资源。在ARM里，没有像x86那样有清除中断指令CLI。那么在ARM里是怎么样实现
关中断和开中断的呢？下面就来看看ARM的关中断和开中断实现。
void Lock(void)
{
stmdb sp!, {r0}
mrs r0, cpsr
orr r0,r0,#0xC0
msr cpsr_cxsf,r0
ldmia sp!,{r0}
}
上面这段程序是通过设置CPSR的第6，7位来实现的，因为第6，7位是设置为1时，就不再响应
中断。
void UnLock(void)
{
stmdb sp!, {r0}
mrs r0, cpsr
bic r0,r0,#0xC0
msr cpsr_cxsf,r0
ldmia sp!,{r0}
}
上面是重新开中断的命令，同样是设置CPSR的第6，7位，但它的值是0，就可接收中断了。
如果在多个任务之间进行共享数据，一般是需要使用关中断和开中断实现数据同步的，其实
中这种关中断和开中断，就是进入临界区和退出临界区。
如果是像PC机那样有多个CPU的话，关中断并不能防止这种情况。
系统的在应用编程（IAP）以及在系统编程功能（ISP）等。
中断向量表
ARM要求中断向量表必须放置在从0地址开始，连续8X4字节的空间内。
每当一个中断发生以后，ARM处理器便强制把PC指针置为向量表中对应中断类型的地址值。因为每个中断只占据向量表中1个字的存储空间，只能放置一条ARM指令，使程序跳转到存储器的其他地方，再执行中断处理。
中断向量表的程序实现通常如下表示：
AREA Boot ,CODE, READONLY
ENTRY
B ResetHandler
B UndefHandler
B SWIHandler
B PreAbortHandler
B DataAbortHandler
B
B IRQHandler
B FIQHandler
其中关键字ENTRY是指定编译器保留这段代码，因为编译器可能会认为这是一段亢余代码而加以优化。链接的时候要确保这段代码被链接在0地址处，并且作为整个程序的入口。
Q:为什么在中断向量表中不直接LDR PC,"异常地址".而是使用一个标号,然有再在后面使用DCD定义这个标号
A:因为LDR指令只能跳到当前PC 4kB范围内,而B指令能跳转到32MB范围,而现在这样在LDR PC, "xxxx"这条指令不远处用"xxxx"DCD定义一个字,而这个字里面存放最终异常服务程序的地址,这样可以实现4GB全范围跳转.
Q: LDR 不是可以全空间跳转的吗 《ARM微控制器基础与实战》程序清单5.3.
A: LDR伪指令通过设置指令缓冲池才能实现全范围跳转,而LDR指令则只能实现4KB范围跳转.
MEMMAP=0：开机默认值，Boot装载模式----向量表(0x00000000-0x0000003c)映射的是BootBlock中的0x7FFFE000-0x7FFFF03c中的值；芯片复位时，启动boot装载程序，boot装载程序检查P0.14口的状态和用户的异常向量，判断是进入ISP状态还是启动用户程序，若启动用户程序，则自动设置MEMMAP=1(片内flash启动)或3（片外程序存储器启动）。
MEMMAP EQU 0xE01FC040 ; Memory Mapping Control
IF :DEF:REMAP
LDR R0, =MEMMAP
IF :DEF:EXTMEM_MODE
MOV R1, #3
ELIF :DEF:RAM_MODE
MOV R1, #2
ELSE
MOV R1, #1
ENDIF
STR R1, [R0]
ENDIF
MEMMAP有两个控制位 MEMMAP[1:0]
00 BOOT装载程序模式
01 User FLASH模式
10 用户RAM模式
11 用户外部存储器模式
10模式也就是RAM模式 我们访问地址0X00是跟访问RAM地址0X40000000中的数据是完全一样的 向RAM中写进数据 然后通过数据窗口观察0X0地址的变化 应该是同步变化的
存储器类型和时序配置
初始化堆栈
因为ARM有7种执行状态，每一种状态的堆栈指针寄存器（SP）都是独立的。因此，对程序中需要用到的每一种模式都要给SP定义一个堆栈地址。方法是改变状态寄存器内的状态位，使处理器切换到不同的状态，让后给SP赋值。注意：不要切换到User模式进行User模式的堆栈设置，因为进入User模式后就不能再操作CPSR回到别的模式了，可能会对接下去的程序执行造成影响。
这是一段堆栈初始化的代码示例，其中只定义了三种模式的SP指针：
MRS R0,CPSR
BIC R0,R0,#MODEMASK 安全起见，屏蔽模式位以外的其他位
ORR R1,R0,#IRQMODE
MSR CPSR_cxfs,R1
LDR SP,=UndefStack
ORR R1,R0,#FIQMODE
MSR CPSR_cxsf,R1
LDR SP,=FIQStack
ORR R1,R0,#SVCMODE
MSR CPSR_cxsf,R1
LDR SP,=SVCStack
初始化应用程序执行环境
如果使用分散加载描述文件调整堆栈和堆放置，则链接器创建 __user_initial_stackheap() 函数，并使用链接器定义的符号作为这些区域的名称。
映像一开始总是存储在ROM／Flash里面的，其RO部分即可以在ROM／Flash里面执行，也可以转移到速度更快的RAM中执行；而RW和ZI这两部分是必须转移到可写的RAM里去。所谓应用程序执行环境的初始化，就是完成必要的从ROM到RAM的数据传输和内容清零。
下面是在ADS下，一种常用存储器模型的直接实现：
LDR r0,=|Image$$RO$$Limit| 得到RW数据源的起始地址
LDR r1,=|Image$$RW$$Base| RW区在RAM里的执行区起始地址
LDR r2,=|Image$$ZI$$Base| ZI区在RAM里面的起始地址
CMP r0,r1 比较它们是否相等
BEQ %F1
0 CMP r1,r3
LDRCC r2,[r0],#4
STRCC r2,[r1],#4
BCC %B0
1 LDR r1,=|Image$$ZI$$Limit|
MOV r2,#0
2 CMP r3,r1
STRCC r2,[r3],#4
BCC %B2
程序实现了RW数据的拷贝和ZI区域的清零功能。其中引用到的4个符号是由链接器第一输出的。
|Image$$RO$$Limit|：表示RO区末地址后面的地址，即RW数据源的起始地址
|Image$$RW$$Base|：RW区在RAM里的执行区起始地址，也就是编译器选项RW_Base指定的地址
|Image$$ZI$$Base|：ZI区在RAM里面的起始地址
|Image$$ZI$$Limit|：ZI区在RAM里面的结束地址后面的一个地址
程序先把ROM里|Image$$RO$$Limt|开始的RW初始数据拷贝到RAM里面|Image$$RW$$Base|开始的地址，当RAM这边的目标地址到达|Image$$ZI$$Base|后就表示RW区的结束和ZI区的开始，接下去就对这片ZI区进行清零操作，直到遇到结束地址|Image$$ZI$$Limit|
改变处理器模式
因为在初始化过程中，许多操作需要在特权模式下才能进行（比如对CPSR的修改），所以要特别注意不能过早的进入用户模式。
内核级的中断使能也可以考虑在这一步进行。如果系统中另外存在一个专门的中断控制器，这么做总是安全的。
呼叫主应用程序
当所有的系统初始化工作完成之后，就需要把程序流程转入主应用程序。最简单的一种情况是：
IMPORT main
B main
直接从启动代码跳转到应用程序的主函数入口，当然主函数名字可以由用户随便定义。
在ARM ADS环境中，还另外提供了一套系统级的呼叫机制。
IMPORT __main
B __main
__main()是编译系统提供的一个函数，负责完成库函数的初始化和初始化应用程序执行环境，最后自动跳转到main()函数。
ARM 介绍
ARM微处理器的工作状态一般有两种，并可在两种状态之间切换：
第一种为ARM状态，此时处理器执行32位的字对齐的ARM指令；
第二种为Thumb状态，此时处理器执行16位的、半字对齐的Thumb指令。
在程序的执行过程中，微处理器可以随时在两种工作状态之间切换，并且，处理器工作状态的转变并不影响处理器的工作模式和相应寄存器中的内容。但ARM微处理器在开始执行代码时，应该处于ARM状态。
ARM处理器状态
进入Thumb状态：当操作数寄存器的状态位（位0）为1时，可以采用执行BX指令的方法，使微处理器从ARM状态切换到Thumb状态。此外，当处理器处于Thumb状态时发生异常（如IRQ、FIQ、Undef、Abort、SWI等），则异常处理返回时，自动切换到Thumb状态。
进入ARM状态：当操作数寄存器的状态位为0时，执行BX指令时可以使微处理器从Thumb状态切换到ARM状态。此外，在处理器进行异常处理时，把PC指针放入异常模式链接寄存器中，并从异常向量地址开始执行程序，也可以使处理器切换到ARM状态。
ARM处理器模式
ARM微处理器支持7种运行模式，分别为：
用户模式(usr)：ARM处理器正常的程序执行状态。
快速中断模式(fiq)：用于高速数据传输或通道处理。
外部中断模式(irq)：用于通用的中断处理。
管理模式(svc)：操作系统使用的保护模式。
数据访问终止模式(abt)：当数据或指令预取终止时进入该模式，可用于虚拟存储及存储保护。
系统模式(sys)：运行具有特权的操作系统任务。
定义指令中止模式(und)：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。
ARM处理器模式
ARM微处理器的运行模式可以通过软件改变，也可以通过外部中断或异常处理改变。大多数的应用程序运行在用户模式下，当处理器运行在用户模式下时，某些被保护的系统资源是不能被访问的。
除用户模式以外，其余的所有6种模式称之为非用户模式，或特权模式；其中除去用户模式和系统模式以外的5种又称为异常模式，常用于处理中断或异常，以及需要访问受保护的系统资源等情况。
ARM寄存器
ARM处理器共有37个寄存器。其中包括：31个通用寄存器，包括程序计数器(PC)在内。这些寄存器都是32位寄存器。以及6个32位状态寄存器。
关于寄存器这里就不详细介绍了，有兴趣的人可以上网找找，很多这方面的资料。
异常处理
当正常的程序执行流程发生暂时的停止时，称之为异常，例如处理一个外部的中断请求。在处理异常之前，当前处理器的状态必须保留，这样当异常处理完成之后，当前程序可以继续执行。处理器允许多个异常同时发生，它们将会按固定的优先级进行处理。当一个异常出现以后，ARM微处理器会执行以下几步操作：
进入异常处理的基本步骤：
将下一条指令的地址存入相应连接寄存器LR，以便程序在处理异常返回时能从正确的位置重新开始执行。将CPSR复制到相应的SPSR中。根据异常类型，强制设置CPSR的运行模式位。
强制PC从相关的异常向量地址取下一条指令执行，从而跳转到相应的异常处理程序处。如果异常发生时，处理器处于Thumb状态，则当异常向量地址加载入PC时，处理器自动切换到ARM状态。
ARM微处理器对异常的响应过程用伪码可以描述为：
R14_ = Return Link
SPSR_= CPSR
CPSR[4:0] = Exception Mode Number
CPSR[5] = 0 ；当运行于 ARM 工作状态时
If == Reset or FIQ then；当响应 FIQ 异常时，禁止新的 FIQ 异常
CPSR[6] = 1
PSR[7] = 1
PC = Exception Vector Address
异常处理完毕之后，ARM微处理器会执行以下几步操作从异常返回：
将连接寄存器LR的值减去相应的偏移量后送到PC中。
将SPSR复制回CPSR中。
若在进入异常处理时设置了中断禁止位，要在此清除
每一种异常模式拥有自己的物理的R13。应用程序初始化该R13，使其指向该异常模
式专用的栈地址。当进入异常模式时，可以将需要使用的寄存器保存在R13所指的栈中；
当退出异常处理程序时，将保存在R13所指的栈中的寄存器值弹出。这样就使异常处理程
序不会破坏被其中断程序的运行现场。
1。请问cache和write-buffer的关系，在WB和cache同时打开的时候，数据是如何流动的呢？考虑到WB的特性，是不是较大段的数据被写入WB？
WB的设计是为了防止处理器流水线被写数据总线操作（写主存，写外围设备寄存器等）拉住。典型写数据总线时机有三种：一是cache处于write through策略下的写操作；二是cache处于write back策略下，dirty数据由于cache行替换或者被程序主动清空而写回主存，三是不经过cache，直接对数据总线的写操作。有了WB之后，被写回数据总线的内容在进入WB之后，处理器和cache就可以立刻继续使用了。这就是WB和cache的关系。
2。还有就是所谓“cachable bit”和“bufferable bit”的问题，这个问题来自于《arm-arm》partB 的5.4节，那里有一张表，我对这个表死活不理解。这个问题以前也问过，但是没有人回答。
ARM各系列的处理器上的cache设计有所不同，所以有的cache只有write through策略，有的cache只有write back策略，还有的cache是write back策略但允许一定的write through行为，因此C和B位的四种组合对这三种cache而言有不同的含义。第一列和第二列分别针对write through型cache和write back型cache进行解释，其含义可以参考我对第1个问题的回答，第三列针对write back策略但允许一定的write through行为的cache，第一行好理解，第二行之所以在B位为0的情况下依然是bufferable，应该是因为硬件上的设计原因（节省硬件资源或者由于目标设计频率限制），第三行的含义是，当C==1,B==0时，cache使用write through策略，WB开启，第四行的含义是，当C==1,B==1时，cache使用write back策略，WB开启。
可以看到，对第三种类型的cache，C和B位不再“严格”是其本来控制cacheable和bufferable的含义，而是利用这两位的“组合”来控制cache和WB的表现行为，这样做比另外再增加一位来选择cache的write back策略和write through策略硬件上节约了资源，效果上却差不多，少了cache和WB几种意义不大的组合，应该说还是挺巧妙的。